シリコン−ゲルマニウムナノワイヤ構造およびその形成方法

专利摘要:
支持基板上に配設されるシリコン−ゲルマニウムナノワイヤ構造が提供される。当該シリコンゲルマニウムナノワイヤ構造は、支持基板上に配設されている少なくとも１つのゲルマニウム含有支持部と、支持基板の上方に設けられており、少なくとも１つのゲルマニウム含有支持部に隣接して配設されている少なくとも１つのゲルマニウム含有ナノワイヤとを備え、少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が少なくとも１つのゲルマニウム含有支持部よりも高い。さらに、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を備えるトランジスタが提供される。さらに、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法、および、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法を備えるトランジスタを形成する方法が提供される。
公开号:JP2011507231A
申请号:JP2010536892
申请日:2007-12-07
公开日:2011-03-03
发明作者:ジャン、ユー；シング、ナバブ；チャン、パトリック ロー、グオ
申请人:エージェンシー フォー サイエンス，テクノロジー アンド リサーチ；
IPC主号:H01L29-786

专利说明:

[0001] 本発明の実施形態は、ナノワイヤ構造に関する。一例として、本発明の実施形態は、支持基板上に配設されているシリコン−ゲルマニウム（ＳｉＧｅ）ナノワイヤ構造およびその形成方法に関する。]
背景技術

[0002] ゲートがチャネル本体の周囲を全周にわたって取り囲む構造のナノワイヤトランジスタが、ＣＭＯＳ技術ロードマップの最終目標のスケーリングを達成する上で、有望なＣＭＯＳデバイス構造となっている。一例を挙げると、完全ＣＭＯＳ（相補型金属酸化膜半導体）準拠型シリコンナノワイヤ（ＳｉＮＷ）ゲートオールアラウンド（ＧＡＡ）型のＮＭＯＳＦＥＴ（ｎチャネル金属酸化膜半導体電界効果トランジスタ）およびＰＭＯＳＦＥＴ（ｐチャネル金属酸化膜半導体電界効果トランジスタ）があり、さまざまな異なる結晶配向を持ち、最低５Ｋまでのさまざまな温度で特徴を持つナノワイヤチャネルを備えるように製造されている。ＳｉＮＷの幅は、１ｎｍ刻みで制御され、３ｎｍから６ｎｍの間で変動する。デバイスは、駆動電流が高く（ＮＭＯＳＦＥＴの場合２．４ｍＡ／μｍ、ＰＭＯＳＦＥＴの場合１．３ｍＡ／μｍ）、ゲート制御が良好で、温度によって受ける影響が小さい。キャリア閉じ込めについては、Ｉｄ−Ｖｇの変動（ｏｓｃｉｌｌａｔｉｏｎ）およびＳｉＮＷ直径に応じたスレッショルド電圧のシフトを参照すると、明確に証明されている。配向の影響についても調査が行われている。]
[0003] 別の例を挙げると、ＧＡＡおよびバルクデバイスがあり、共に同一チップ上で動作することが分かっている。これまでに実現されているＧＡＡトランジスタは、最低ゲート長が５０ｎｍで、伝導チャネルの厚みが２０ｎｍで、酸化物の厚みが２０Ａで、ゲート材料としてインサイチュドーピングされたアモルファスＳｉを用いている。このようなトランジスタでは、ポケット注入を行わずとも、短チャネル効果（ＳＣＥ）／ドレインに起因する障壁低下（ＤＩＢＬ）効果が完全に抑制される。同一チップ上で測定されるバルクデバイスは、動作可能（９０ｎｍデバイス上で６００ｐＮｐｍよりも高い駆動電流を実現する）だが、ＳＣＥ／ＤＩＢＬ効果が大きく、９０ｎｍデバイスおよび５０ｎｍデバイスではそれぞれ最高６００ｍＶおよび最高１０００ｍＶになる。]
[0004] さらに別の例を挙げると、サブ１０ｎｍレベルのスケーリングのＣＭＯＳデバイスのために開発されたナノワイヤフィンＦＥＴ構造がある。物理ゲート長が５ｎｍおよび１０ｎｍである蓄積モードＰ−ＦＥＴおよび反転モードＮ−ＦＥＴが製造される。Ｎ−ＦＥＴのゲート遅延（ＣＶ／Ｉ）は０．２２ｐｓで、Ｐ−ＦＥＴのゲート遅延は０．４８ｐｓとなると共に、サブスレッショルド特性が優れており、どちらもオフリーク電流は１０ｎＡ／μｍ未満という非常に小さい値となる。ナノワイヤフィンＦＥＴデバイスの動作はさらに、３Ｄ完全量子論的機械的シミュレーションを用いて調査される。]
[0005] ナノワイヤは、トップダウン方式またはボトムアップ方式で製造または合成される。ボトムアップ製造方式には制御性、配置、およびＳｉ−ＣＭＯＳ標準製造方式との適合性が悪い点などの問題があるので、今後のＳｉ−ＣＭＯＳ分野の技術解決策としてはトップダウン方式が主流になっている。]
[0006] トップダウン方式の一例を挙げると、ゲート長が１５ｎｍでナノワイヤの半径が４ｎｍであるＧＡＡ ＴＳＮＷＦＥＴ（ツイン・シリコン・ナノワイヤＭＯＳＦＥＴ）がある。ＧＡＡ ＴＳＮＷＦＥＴは、短チャネル効果を良好に抑制する。Ｐ−ＴＳＮＷＦＥＴは、駆動電流が１．９４ｍＡ／μｍと高く、ｎ−ＴＳＮＷＦＥＴは、オン電流が１．４４ｍＡ／μｍとなる。ＴＳＮＷＦＥＴの利点およびｐ−ＴＳＮＷＦＥＴの性能向上については、３Ｄ量子論的シミュレーションを用いて調査されている。]
[0007] トップダウン方式の別の例を挙げると、完全ＳｉＣＭＯＳ準拠型プロセスを用いて、横方向に延伸しているナノワイヤを垂直方向に積層した構造のナノワイヤアレイを形成する方法がある。このようなナノワイヤアレイを用いているＧＡＡＭＯＳＦＥＴデバイスは、サブスレッショルド傾斜が略理想的で（＜７０ｍＶ／ｄｅｃ）、Ｉオン／Ｉオフ比が高く（約１０７）、リーク電流が小さいという点で、性能が良好である。垂直方向に積層することで、シリコン面積が効率的に利用されると同時にオン状態のＩＤＳＡＴが改善する。ｎ−ＦＥＴデバイスおよびｐ−ＦＥＴデバイスが共に示されている。]
[0008] 高速ＣＭＯＳ回路については、ナノワイヤトランジスタに加えて、ヘテロ構造トランジスタも提案されている。一例を挙げると、修正ＭＯＤＦＥＴ（変調ドープ電界効果トランジスタ）に準拠している新世代の高速ヘテロ構造デバイスがある。このようなデバイスは、ｐ−チャネルが埋め込まれている修正ＭＯＤＦＥＴ、スレッショルド電圧が可変であるＭＯＤＦＥＴ、横方向ｎ−ｐ−ｎバイポーラトランジスタ、および３端子平面光検出器を含む。このようなデバイスは、まとめて集積化することが可能で、光導波路を備える。ＭＯＤＦＥＴは、高速且つ高収集効率のトランジスタで、低ノイズのｐ−ｉ−ｎモードまたは高ゲインのアバランシェモードで動作し得る。ゲート端子によって、光検出器の出力を変調することができる。]
[0009] また、注入速度が高速であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の原理に基づいて、ヘテロ接合のソース平面ＭＯＳＦＥＴ構造が提案されている。これには、準バリスティック型または完全バリスティック型のトランジスタのための緩和ＳｉＧｅ／歪みＳｉから構成されるヘテロ接合ソース構造を備える新型の高速ＭＯＳＦＥＴであるソースヘテロ接合ＭＯＳトランジスタ（ＳＨＯＴ）が含まれる。ソースのＳｉＧｅ／歪みＳｉへテロ接合におけるバンドオフセットエネルギーを用いることによって、ＳｉＧｅソース領域から歪みＳｉチャネルに高速の電子を注入することができる。出版物によれば、ＳＨＯＴでは、印加するドレイン電圧を高くすると、従来の歪みシリコン・オン・インシュレータ（ＳＯＩ）ＭＯＳＦＥＴよりも、相互コンダクタンスが高くなることが実験によって証明されている。出版物では、ＳＨＯＴの相互コンダクタンスの向上は、ゲート駆動およびドレインバイアスの両方に左右されることも示されている。]
[0010] しかし、チャネル移動度が良好で電流が大きいトランジスタが依然として望まれている。]
課題を解決するための手段

[0011] 本発明の一実施形態によると、支持基板上に配設されるシリコン−ゲルマニウムナノワイヤ構造が提供される。当該方法は、支持基板上に配設されている少なくとも１つのゲルマニウム含有支持部と、支持基板の上方に設けられており、少なくとも１つのゲルマニウム含有支持部に隣接して配設されている少なくとも１つのゲルマニウム含有ナノワイヤとを備え、少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が少なくとも１つのゲルマニウム含有支持部よりも高い。]
[0012] 本発明の別の実施形態によると、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を備えるトランジスタが提供される。当該トランジスタはさらに、少なくとも１つのゲルマニウム含有ナノワイヤの周囲に設けられているトンネル層と、トンネル層を被覆するように配置されているゲート領域とをさらに備える。]
[0013] 本発明の別の実施形態によると、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法が開示される。当該方法は、支持基板上に少なくとも１つのゲルマニウム含有支持部を形成する段階と、支持基板の上方に、少なくとも１つのゲルマニウム含有支持部に隣接させて、少なくとも１つのゲルマニウム含有ナノワイヤを形成する段階とを備え、少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が少なくとも１つのゲルマニウム含有支持部よりも高い。]
[0014] 本発明の他の実施形態によると、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法を備えるトランジスタを形成する方法が提供される。当該方法は、少なくとも１つのゲルマニウム含有ナノワイヤの周囲にトンネル層を形成する段階と、トンネル層を被覆するゲート領域を形成する段階とをさらに備える。]
図面の簡単な説明

[0015] 添付図面では、複数の異なる図面にわたって、同一の構成要素には概して同様の参照符号を付与するものとする。図面は必ずしも実寸に即したものではなく、概して、本発明の原理を説明することに重点を置いて作成されている。以下に記載する説明では、以下の添付図面を参照しつつ本発明のさまざまな実施形態を説明する。添付図面は以下の通りである。]
[0016] 本発明の実施形態に係るシリコン−ゲルマニウムナノワイヤ（ＳＧＮＷ）トランジスタを示す断面図である。]
[0017] 本発明の実施形態に係るＳＧＮＷトランジスタの断面図に対応するバンド図である。]
[0018] 本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。
本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。]
[0019] 本発明の実施形態に係る、フィンパターニングの後、且つ、第２のＧｅ濃縮の前の時点の図３ＥのＳＧＮＷトランジスタを示す、ＡＡ´面に沿った断面図である。
本発明の実施形態に係る、フィンパターニングの後、且つ、第２のＧｅ濃縮の後の時点の図３ＥのＳＧＮＷトランジスタを示す、ＡＡ´面に沿った断面図である。] 図３Ｅ
[0020] 本発明の実施形態に係る、図３ＦのＳＧＮＷトランジスタを示す、ＡＡ´面に沿った断面図である。
本発明の実施形態に係る、図３ＦのＳＧＮＷトランジスタを示す、ＢＢ´面に沿った断面図である。] 図３Ｆ
[0021] 本発明の実施形態に係る、得られた構造がＭＯＳＦＥＴである図３ＧのＳＧＮＷトランジスタをＡＡ´面に沿って示す断面図である。
本発明の実施形態に係る、得られた構造がＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）メモリデバイスである図３ＧのＳＧＮＷトランジスタをＡＡ´面に沿って示す断面図である。] 図３Ｇ
[0022] 本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法を示すフローチャートである。]
[0023] 本発明の実施形態に係る、第２のＧｅ濃縮処理が行われた後に撮られたＳＧＮＷ構造を示す走査型電子顕微鏡（ＳＥＭ）画像である。
本発明の実施形態に係る、ゲートパターン転写が行われた後に撮られたＳＧＮＷ構造のＳＥＭ画像である。
本発明の実施形態に係るＳＧＮＷの断面を示す高分解能透過型電子顕微鏡（ＨＲＴＥＭ）画像である。]
[0024] 本発明の実施形態に係る、ナノワイヤ露出後のＳＧＮＷ構造を示すＳＥＭ画像である。
本発明の実施形態に係る、約４５度回転させて撮られたナノワイヤ露出後のＳＧＮＷ構造を示すＳＥＭ画像である。]
[0025] 本発明の実施形態に係る、ＨｆＯ２／ＴａＮゲートを備えるＳＧＮＷ ＧＡＡＦＥＴのＴＥＭ画像である。
本発明の実施形態に係る、略円形のＳＧＮＷの拡大図である。
本発明の実施形態に係るＳＧＮＷ内の格子構造を示す逆格子空間回折図である。]
[0026] 本発明の実施形態に係る、ゲート長（Ｌｇ）が約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスのＩＤ−Ｖｄ特性を正規化して示すグラフである。]
[0027] 本発明の実施形態に係る、Ｌｇが約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスの相互コンダクタンス（ｇＭ）−ゲート電圧（ＶＧ）特性を示すグラフである。]
[0028] 本発明の実施形態に係る、Ｌｇが約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスの駆動電流（ＩＤｓａｔ）−温度特性を示すグラフである。]
[0029] 本発明の実施形態に係る、Ｌｇが約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスのスレッショルド電圧（ＶＴ）−温度特性を示すグラフである。]
[0030] 本発明の実施形態に係る、Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴのＩＤ−ＶＧ特性を示すグラフである。]
[0031] 本発明の実施形態に係る、Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴのＩＤ−ＶＤ特性を示すグラフである。]
[0032] 本発明の実施形態に係る、Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴのｇＭ−ＶＧ特性を示すグラフである。]
[0033] 本発明の実施形態に係る、ＶＤを小さくして反転を強くした場合のＳＧＮＷ ＰＭＯＳＦＥＴの抵抗−ＶＧ特性を示すグラフである。]
[0034] 本発明の実施形態に係る、それぞれゲート長が３５０ｎｍ、４００ｎｍ、および５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴのＶＴ−温度特性を示すグラフである。]
[0035] 本発明の実施形態に係る、それぞれゲート長が３５０ｎｍ、４００ｎｍ、および５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴの線形ｇＭピーク−温度特性を示すグラフである。]
[0036] 本発明の実施形態に係る、それぞれ半径が６ｎｍおよび８ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴのＩＯＮ−ＩＯＦＦ特性を示すグラフである。]
[0037] 本発明の実施形態に係る、チャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴのＩＤ−ＶＧ特性を示すグラフである。]
[0038] 本発明の実施形態に係る、チャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴのＩＤ−ＶＤ特性を示すグラフである。]
[0039] 本発明の実施形態に係る、パッシベーションが施されていないＳＧＮＷＮＭＯＳＦＥＴのＩＤ−ＶＧ特性を示すグラフである。]
[0040] 本発明の実施形態に係る、パッシベーションが施されていないＳＧＮＷＮＭＯＳＦＥＴのＩＤ−ＶＤ特性を示すグラフである。]
[0041] 本発明の実施形態に係るＳＧＮＷ構造を含むＣＭＯＳインバータのＶＯＵＴ−ＶＩＮ特性を示すグラフである。]
実施例

[0042] 実施形態例に係る支持基板上に形成されるシリコンゲルマニウムナノワイヤ構造およびその形成方法を、添付図面を参照しつつ以下で詳細に記載する。また、以下に記載する実施形態例は、本発明の核となる部分を変更することなく、さまざまな点で変形可能である。]
[0043] 図１は、本発明の実施形態に係るＳＧＮＷトランジスタ１０２を示す断面図である。ＳＧＮＷトランジスタ１０２は、支持基板１０４と、埋め込み酸化膜（ＢＯＸ）層１０６と、下側ゲート電極１０８と、上側ゲート電極１１０と、ソース領域１１２と、ナノワイヤチャネル領域１４８と、ドレイン領域１１６とを備える。下側ゲート電極１０８は、下側ゲート誘電層１１８によって、ソース領域１１２、ナノワイヤチャネル領域１４８、およびドレイン領域１１６から分離されており、上側ゲート電極１１０は、上側ゲート誘電層１２０によって、ソース領域１１２、ナノワイヤチャネル領域１４８、およびドレイン領域１１６から分離されている。下側ゲート電極１０８および上側ゲート電極１１０は、別々の電極として形成されてもよいし、または、ナノワイヤチャネル領域１４８を取り囲むように形成される１つの電極であってもよい。同様に、下側ゲート誘電層１１８および上側ゲート誘電層１２０は、別々の誘電層として形成されてもよいし、または、ナノワイヤチャネル領域１４８を取り囲むように形成される１つの誘電層であってもよい。] 図１
[0044] 支持基板１０４は、任意の適切な半導体材料から形成されるとしてよく、そのような半導体材料は、これらに限定されないが、Ｓｉ、サファイア、ポリシリコン、酸化シリコン（ＳｉＯ２）、または窒化シリコン（Ｓｉ３Ｎ４）を含む。ＢＯＸ層１０６は通常、絶縁層である。ＢＯＸ層１０６は通常、酸化シリコン（ＳｉＯ２）であるが、任意の適切な絶縁材料から形成されるとしてよく、そのような絶縁材料は、これらに限定されないが、テトラエチルオルソシリケート（ＴＥＯＳ）、シラン（ＳｉＨ４）、窒化シリコン（Ｓｉ３Ｎ４）、または炭化ケイ素（ＳｉＣ）を含むとしてよい。ＢＯＸ層１０６の厚みは、約１ｋＡから約数μｍの範囲内であってよいが、これに限定されない。上側ゲート誘電層１２０および下側ゲート誘電層１１８は、例えば窒化シリコン（Ｓｉ３Ｎ４、ＳｉＮｘ）、酸化マグネシウム（ＭｇＯ）、または酸化スカンジウム（Ｓｃ２Ｏ３）等の任意の適切な誘電体であってよく、通常はＳｉＯ２であるがこれに限定されない。ソース領域１１２、ドレイン領域１１６、およびナノワイヤチャネル領域１４８は、ＳｉＧｅから形成されるとしてよい。下側ゲート電極１０８および上側ゲート電極１１０は、Ｓｉ、ポリシリコン（ｐｏｌｙ−Ｓｉ）、アモルファスシリコン、または、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、アルミニウム（Ａｌ）およびタングステン（Ｗ）といった金属であってよいが、これらに限定されない。]
[0045] ナノワイヤチャネル領域１４８のＧｅ濃度は、ソース領域１１２またはドレイン領域１１６のＧｅ濃度よりも高い。このようにＧｅ濃度に差があるために、ソース領域１１２とナノワイヤチャネル領域１４８との間の界面、および、ドレイン領域１１６とナノワイヤチャネル領域１４８との間の界面にヘテロ接合１２２が形成される。ナノワイヤチャネル領域１４８のＧｅ濃度は通常、約５０％から９０％の範囲内であり、約７０％であることが好ましい。ソース領域１１２またはドレイン領域１１６のＧｅ濃度は通常、約１０％から５０％であり、約３０％であることが好ましい。ナノワイヤチャネル領域１４８のＧｅ濃度が高くなるほど、チャネル移動度が高くなる。ＳｉＧｅ基板の場合、Ｇｅ含有率が高くなるほど、チャネル内のキャリアのキャリア移動度が高くなる。これは、電子および正孔の双方に当てはまる。]
[0046] 図２は、本発明の実施形態に係るＳＧＮＷトランジスタ１０２の断面図に対応するバンド図である。バンド図１２４は、ソース領域１１２、ＳＧＮＷチャネル領域１４８、およびドレイン領域１１６の価電子帯エネルギー値（ＥＶ）および伝導帯エネルギー値（ＥＣ）を示している。ソース領域１１２とＳＧＮＷチャネル領域１４８との間、および、ＳＧＮＷチャネル領域１４８とドレイン領域１１６との間において、ＥＶおよびＥＣについて差異が見られることから考えて、２つのヘテロ接合１２２が形成されているものと推測され得る。一方のヘテロ接合１２２は、ソース領域１１２とＳＧＮＷチャネル領域１４８との間の界面に形成されており、他方のヘテロ接合１２２は、ドレイン領域１１６とＳＧＮＷチャネル領域１４８との間の界面に形成されている。] 図２
[0047] ＳＧＮＷチャネル領域１４８のＧｅ濃度が高くなるにつれて、ＳＧＮＷチャネル領域１４８のバンドギャップは、大幅に小さくなる。これは、ｘがＳＧＮＷチャネル領域１４８におけるＧｅの割合を表し、Ｅｇ１およびＥｇ２がＧｅおよびＳｉのバンドギャップを表す場合に、Ｅｇ（合金）＝ｘＥｇ１＋（１−ｘ）Ｅｇ２の式が成立することから分かる。一例を挙げて説明すると、ソース領域１１２およびドレイン領域１１６のＧｅ濃度が約３０％で、チャネル領域１４８のＧｅ濃度が約７０％である場合、ソース領域１１２およびドレイン領域１１６のバンドギャップＥｇ、つまり、ＥＣとＥＶとの間のエネルギー差は、約０．９９電子ボルト（ｅＶ）で、ＳＧＮＷチャネル１４８の歪み効果を考慮に入れない場合、チャネル領域１４８のバンドギャップは、約０．８１ｅＶとなる。このため、価電子帯オフセットΔＥＶ、つまり、チャネル領域１４８とソース領域１１２との間の価電子帯ＥＶ値のエネルギー差は、約０．１５ｅＶとなる。正孔注入速度は、価電子帯オフセットΔＥＶが大きくなるにつれて、速くなるとしてよい。]
[0048] 図３Ａから図３Ｈは、本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法の工程を示す図である。当該方法は、図３Ａに示す開始基板１２６から開始される。開始基板１２６は、シリコン・オン・インシュレータ（ＳＯＩ）基板、バルクシリコン基板、または、用途に応じたその他の関連する基板であってよい。図３Ａでは、一例としてＳＯＩ基板１２６を利用する。ＳＯＩ基板１２６は、絶縁層または埋め込み酸化膜（ＢＯＸ）層１０６によって、支持基板１０４から垂直方向に分離されている半導体デバイス層１２８を含む。ＢＯＸ層１０６は、支持基板１０４から半導体デバイス層１２８を電気的に絶縁している。ＳＯＩ基板１２６は、ウェハ接合方式またはＳＩＭＯＸ（酸素注入分離）方式等、任意の標準技術によって製造するとしてよい。] 図３Ａ 図３Ｈ
[0049] 図３Ａに図示した本発明の実施形態によると、半導体デバイス層１２８は通常、Ｓｉであるが、任意の適切な半導体材料から形成されるとしてよく、そのような半導体材料は、これらに限定されないが、ポリシリコン（ｐｏｌｙ−Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、またはシリコン−ゲルマニウム（ＳｉＧｅ）を含む。半導体デバイス層１２８の厚みは、約５０ｎｍから約９０ｎｍの範囲内にあるとしてよく、通常は約７０ｎｍであるがこれに限定されない。支持基板１０４は通常、Ｓｉであるが、任意の適切な半導体材料から形成されるとしてよく、そのような半導体材料は、これらに限定されないが、サファイア、ポリシリコン、酸化シリコン（ＳｉＯ２）、または窒化シリコン（Ｓｉ３Ｎ４）。ここで、支持基板１０４もまた、ＳＯＩ基板であるとしてよい。ＢＯＸ層１０６は、絶縁層であることが多い。ＢＯＸ層１０６は通常、ＳｉＯ２であるが、任意の適切な絶縁材料から形成されるとしてよく、そのような絶縁材料は、これらに限定されないが、テトラエチルオルソシリケート（ＴＥＯＳ）、シラン（ＳｉＨ４）、窒化シリコン（Ｓｉ３Ｎ４）、または炭化ケイ素（ＳｉＣ）を含むとしてよい。ＢＯＸ層１０６の厚みは、約１ｋＡから約数μｍの範囲内であるとしてよいが、これに限定されない。] 図３Ａ
[0050] 図３Ａを参照しつつ説明すると、いずれの成膜よりも前に、Ｓｉデバイス層１２８の厚みを、酸化によって、約１０ｎｍから約４０ｎｍの範囲内になるまで、通常は約２５ｎｍまで薄くするとしてよい。この酸化処理は、湿式酸化（Ｈ２Ｏ蒸気内で行われる）ものであってもよいし、または、乾式酸化（Ｏ２ガス内で行われる）であってもよいし、または、任意のその他の適切な技術を用いて行うとしてもよい。Ｓｉデバイス層１２８の厚みを薄くする工程は、実行が任意の工程であり、その目的はＳｉデバイス層１２８の厚みとＳｉＧｅ層の厚みとの合計に等しい、結果として得られるＦｉｎＦＥＴの高さを維持することにある。結果として得られるＦｉｎＦＥＴの高さを所望の高さの範囲内に留めておくべく、続いて成膜するＳｉＧｅ層の厚みを大きくできるようにＳｉデバイス層１２８の厚みを薄くして、形成された膜のＧｅ含有率を高くするとしてよい。ＳｉＧｅ層の厚みを大きくしてＳｉデバイス層１２８の厚みを小さくすることによって、結果として得られる構造のＳＧＮＷのＧｅ含有率が高くなる。] 図３Ａ
[0051] 厚みを薄くする工程の後、ＲＣＡおよびフッ化水素（ＨＦ）を用いて表面洗浄工程を実行するとしてよい。当該表面洗浄工程は、性能および半導体デバイスの信頼性を高めること、および、処理設備、特に、高温酸化、拡散、および成膜用の管またはチャンバの汚染を防ぐことを目的として、処理開始時にＳｉデバイス層１２８の表面上に存在している汚染物質、または、処理中に蓄積した汚染物質を、特定の工程では除去する必要があるために行われる。ＲＣＡ洗浄は、基板またはウェハから汚染物質を除去するための業界標準技術である。通常のＲＣＡ洗浄処理は、順に行われる３つの主な工程から成る。３つの工程は、有機洗浄（例えば、５：１：１のＨ２Ｏ：Ｈ２Ｏ２：ＮＨ４ＯＨ溶液で不溶性有機汚染物質を除去）、酸化物剥離（例えば、希釈された５０：１の脱イオン水Ｈ２Ｏ：ＨＦ溶液を用いて、二酸化シリコン薄層を除去）、および金属イオン洗浄（例えば、６：１：１のＨ２Ｏ：Ｈ２Ｏ２：ＨＣｌ溶液を用いて、金属原子汚染物質を除去）である。硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）との混合物による洗浄も利用するとしてよい。その他の種類の洗浄溶液または洗浄工程をさらに利用するとしてもよい。]
[0052] 表面洗浄工程の後、Ｇｅ含有率が約１５％から約２５％の範囲内で一定である開始ＳｉＧｅエピタキシャル層１３０を、図３Ｂに示すように、Ｓｉデバイス層１２８上に成長させるとしてよい。ＳｉＧｅ層１３０は、コールドウォール型超高真空化学気相成長法（ＵＨＶＣＶＤ）反応器を用いて、約摂氏５００度から約摂氏６００度の範囲内の温度、これには限定されないが、通常は約摂氏５８０度の温度で、ＳｉＨ４ガスおよびゲルマン（ＧｅＨ４）ガスの混合気体を利用して、成長させるとしてよい。ＳｉＧｅ層１３０の厚みは、約３０ｎｍから約６０ｎｍの範囲内であるが、これに限定されない。これに代えて、Ｓｉデバイス層１２８上に、複数のＳｉＧｅ層およびＳｉ層を交互に成長させて、積層ナノワイヤ構造を形成するとしてもよい。本例において、Ｓｉを成膜する場合にはＳｉＨ４ガスのみを利用する。成膜サイクルが変わるとＧｅＨ４をオフまたはオンに制御して、Ｓｉ層およびＳｉＧｅ層を形成するとしてよい。また、ＧｅＨ４、ＳｉＨ４の流量比を変えることによって、複数のＳｉＧｅ膜を互いに異ならせるとしてよい。このようなＵＨＶＣＶＤ構成では、温度の範囲は約摂氏５００度から約摂氏６００度としてよい。] 図３Ｂ
[0053] ＳｉＧｅ層１３０上には、任意でＳｉキャップ層（不図示）を成膜するとしてもよい。Ｓｉキャップ層は、ゲート誘電層またはゲート酸化膜層を形成している間の犠牲層として機能し、Ｇｅの露光を防ぐべくＳｉＧｅに対するパッシベーションとして機能する。酸化プロセスは、上側のＳｉキャップ層を酸化（ｃｏｎｓｕｍｅ）するが、ＳｉＧｅ層は酸化しない。これは、ＳｉＧｅ面での酸化物品質が通常、Ｓｉとの間で界面を形成する酸化物の品質に比べて低いためである。]
[0054] ＳｉＧｅエピタキシャル層１３０を成長させ、任意でＳｉキャップ層を成膜させた後、第１のＧｅ濃縮処理および周期的アニーリング工程を実行するとしてよい。Ｇｅ濃縮処理は、ＳｉＧｅ層の熱酸化によって行われるとしてよい。具体的には、ＳｉはＧｅよりも高速に酸化して、Ｇｅ原子がＳｉＯ２層から排除されてその下のＳｉＧｅ層に入る。このようにＧｅが拡散および蓄積するが、その様子は熱環境に応じて変わり、ガスの流動および温度に応じて変化する。酸化期間を長くすると、ＳｉＧｅ層のＧｅ含有率を高くすることができる。]
[0055] 図３Ｃは、第１のＧｅ濃縮処理および周期的アニーリング工程の後の構造１３６を示す図である。構造１３６は、ＳｉＧｅ層１３４上に形成された酸化層（ＳｉＯ２層１３２）を有し、ＳｉＧｅ層１３４はＢＯＸ層１０６上に配設されている。ＳｉＯ２層１３２からＧｅ原子が排除されて、その下のＳｉＧｅ層１３４に入る。周期的アニーリング工程は、約摂氏７５０度から約摂氏９５０度の間の温度で実行されるとしてよいが、これに限定されない。周期的アニーリング工程は、欠陥を低減すると共に動的にＧｅをＳｉＧｅ層１３４全体に均一に分配するべく実行される。] 図３Ｃ
[0056] 第１のＧｅ濃縮処理の後、適切なエッチング液、例えば、希釈フッ化水素酸（ＤＨＦ）（１：２００）を用いて、ＳｉＯ２層１３２をエッチングで除去するとしてよい。図３Ｄは、エッチング処理後の様子を示しており、ＢＯＸ層１０６上にＳｉＧｅ層１３４が形成されている。つまり、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）１３８と呼ばれる構造が形成されている。ＳｉＧｅ層１３４の厚みは、約２０ｎｍから３０ｎｍであるが、これに限定されない。Ｇｅの割合およびＳｉＧｅ層１３４の厚みは、例えば、Ｓｉデバイス層１２８の厚み、開始ＳｉＧｅ層１３０の厚み、およびＧｅ濃縮時間によって決まる。] 図３Ｄ
[0057] 続いて、比較的厚みが小さく直線状の酸化物層またはパッド酸化膜層（不図示）を、ＳｉＧｅ層１３４上に成膜する。このように厚みが小さく直線状の酸化物層を形成するのは、これ以降に成膜される層（例えば、窒化シリコン（ＳｉＮ）ハードマスク層）からＳｉＧｅ層１３４を保護するためである。例えば、直線状の酸化物層によって、ＳｉＧｅ層１３４に対する露光が阻止されて、表面の酸化が容易に且つ不均一に実行され得る。この後、ＳｉＮハードマスク層（不図示）を厚みの小さい直線状の酸化物層の上に成膜する。ハードマスクのその他の例を挙げると、ＳｉＮとＳｉＯ２とを積層させて組み合わせる例がある。続いて、ＳｉＮハードマスク層の上面に、フォトレジスト層（不図示）が塗布またはコーティングされる。その後、標準的なフォトリソグラフィー技術、例えば、２４８ｎｍのフッ化クリプトン（ＫｒＦ）によるリソグラフィーを用いて、フォトレジスト層をパターニングして、２つの支持部の間に１つのフィン部が配置されているフィン構造を形成する。フィン部は幅が狭く、これに限定されないが、約４０ｎｍから約２００ｎｍであって、このような幅狭のフィン部をパターニングするべく、交互型位相シフトマスク（Ａｌｔ−ＰＳＭ）を用いるとしてよい。この後、パターニングされたフォトレジスト層をマスクとして利用して、ＳｉＮ層、直線状の酸化物層、およびＳｉＧｅ層１３４の当該マスクによって被覆されていない部分を、例えば、六フッ化硫黄（ＳＦ６）内での反応性イオンエッチング（ＲＩＥ）等のドライエッチング処理を始めとする適切なエッチング処理で、除去するとしてよい。]
[0058] 図３Ｅに示すように、支持部１４４の間にフィン部１４２が配置され、フィン部１４２の各端部が支持部１４４に接続されているフィン構造１４０がＢＯＸ層１０６上に形成されている。フィン部１４２は、支持部１４４をつなぐ橋として機能する。支持部１４４は通常、フィン部１４２に比べて幅が広いブロック部である。図３Ｅは、２つの支持部１４４の間の中央にフィン部１４２が配置されている様子を示している。これに代えて、フィン部１４２は、２つの支持部１４４のうち片方の側に寄せて配置されるとしてもよい。フィン部１４４の幅（「ｗ」で表す）は、約４０ｎｍから約２００ｎｍであるが、これに限定されない。フィン部１４２は、高さ（「ｈ」で表す）が通常約１ｋＡから約２ｋＡであり、高さと幅との間の比は５：１から１：２の範囲内にあるとしてよいが、これに限定されない。] 図３Ｅ
[0059] フォトレジスト層は、フィン構造１４０を形成した後、フォトレジスト剥離装置（ＰＲＳ）によって除去または剥離される。フォトレジスト剥離、または単に「レジスト剥離」は、不要なフォトレジスト層を除去する処理である。レジスト剥離の目的は、フォトレジストの下方の表面材料が、剥離処理で利用する化学物質によって損傷されることなく、フォトレジスト材料を出来る限り短時間で除去することにある。ここで、任意のその他の適切な技術または処理を用いて、２つの支持部の間にフィン部が配置されたフィン構造をＢＯＸ層上に形成する処理をより柔軟に行うとしてもよい。]
[0060] 続いて、フィン構造１４０に対して、第２のＧｅ濃縮処理を、約８７５度の温度で、約１０分間にわたって実行するとしてよいが、これに限定されない。図３Ｆにおいて示すように、第２のＧｅ濃縮工程を実行した結果、酸化膜で封止され、且つ、Ｇｅ含有率が高いＳＧＮＷチャネル１４８の両側がＧｅ含有率が低い支持部１５０に接続されているＳＧＮＷ構造１４６が形成されている。ＳＧＮＷチャネル１４８の直径は、７ｎｍから１３ｎｍであるが、これに限定されない。] 図３Ｆ
[0061] 第２のＧｅ濃縮処理を実行する際には、パターンのサイズおよび形状に依存したＧｅ濃縮処理が実行される。第２のＧｅ濃縮は、フィン構造１４０を同質（ホモ）構造からヘテロ構造へと変換するための処理である。第２の濃縮処理は、幅が狭いフィン部１４２では２次元状に（４つの辺の略全てから）進むが、これより寸法が大きい支持部１４４では１次元に（上側からのみ）進む。フィン部１４２の側面および上面からフィン部１４２の中心部へとＧｅ原子が拡散することによって、Ｇｅ濃度がさらに高くなると共に、フィン部１４２の断面積が小さくなる。この結果、ＳＧＮＷチャネル１４８内のＧｅ含有率は高くなり、フィン部１４２のサイズは約４０ｎｍから約２００ｎｍという範囲であったが、結果として得られるＳＧＮＷチャネル１４８の直径は約７ｎｍから約１３ｎｍまで小さくなる。支持部１４４は、第１のＧｅ濃縮で得られたＧｅ濃度と略同様のＧｅ濃度を維持する。]
[0062] この後、リン酸（例えば、Ｈ３ＰＯ４）によってＳｉＮマスク層を洗浄で除去する前に、周期的アニーリングを実行する。酸化膜除去の前に周期的アニーリングを実行することによって、ＳＧＮＷ１４８内での応力の緩和または再分配に起因するＳＧＮＷ１４８内での破損が発生しないようにする。この後、ハードマスクをエッチングで除去する。ＳＧＮＷ１４８の周囲を取り囲む厚みの小さい直線状の酸化物層およびＳｉＯ２層１５３もまた、希釈フッ化水素酸（ＤＨＦ）（１：２００）を用いてエッチングして、ＳＧＮＷ１４８を露出させる。任意のその他の適切なエッチング液を用いて、ＳＧＮＷ１２０を露出させることもできる。各ＳＧＮＷ１４８の寸法は、約７ｎｍから１３ｎｍであるが、これに限定されない。各ＳＧＮＷ１４８の直径は、最初の成膜および酸化サイクルによって決まる。結果として、図３Ｆに示すように、第２のＧｅ濃縮処理を実行することによって、ＢＯＸ層１０６上に、支持部１５０に各端部が支持されているＳＧＮＷチャネル１４８が得られる。支持部１５０の幅とＳＧＮＷ１４８の直径との比は、約２から約２０の範囲内にあり、通常は約１０である。] 図３Ｆ
[0063] この後、ナノワイヤの露出が完了した後、表面パッシベーション工程を行って、ＳＧＮＷ１４８の表面に、エピタキシャルＳｉ層（不図示）のパッシベーションを施すとしてよい。当該エピタキシャルＳｉ層は、約２ｎｍであるが、これに限定されない。パッシベーション層は、犠牲層として機能する。酸化処理では、酸化物がチャネル表面、つまり、ＳＧＮＷ１４８に到達する前に、パッシベーション層を酸化する。このため、酸化物とチャネルとの間の界面は、Ｓｉパッシベーション層内に維持され、ＳＧＮＷ１４８内には入らない。この後、酸化物を成長させ（不図示）、ゲート誘電体を形成する。当該酸化物の厚みは、約４ｎｍから８ｎｍであるが、これに限定されない。当該酸化物は、温度を約８００度から約９００度に設定して乾式酸化処理によって成長させられるとしてもよいし、または、ＣＶＤ処理によって成長させられるとしてもよい。ゲート誘電体は、任意の適切な誘電体であってよく、例えば、ＳｉＯ２、ＳｉＮｘ、ＭｇＯ、またはＳｃ２Ｏ３であってよい。]
[0064] 続いて図３Ｇに示すように、厚みが約１３００オングストロームの導電層（不図示）を、低電力物理気相成長法（ＰＶＤ）を用いて、酸化物層を被覆するように成膜する。当該導電層は、シリコン、ポリシリコン、アモルファスシリコン、または、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、アルミニウム（Ａｌ）、およびタングステン（Ｗ）等の金属であってよいが、これに限定されない。この後、当該導電層をパターニングおよびエッチングして、ゲート電極１５２を形成する。ゲート長は約７５ｎｍであるが、これに限定されない。ゲート電極１５２は、本質的にはドーピングされておらずドーピング方法に応じてドーピングが異なるものとして成膜されるとしてもよいし、または、金属ゲートとして成膜されるとしてもよい。] 図３Ｇ
[0065] 続いて図３Ｈに示すように、フィン構造１４０の支持領域１４４に、ｐ型ドーパントまたはｎ型ドーパントを注入して、ソース領域１１２およびドレイン領域１１６を形成し、ゲート電極１５２には、フィン構造１４０の支持部１４４に注入したドーパントとは逆の導電性のドーパントを注入するとしてよい。ＳＧＮＷ ＰＭＯＳＦＥＴを製造する場合には、ｐ型ドーパント、例えば、ＢＦ２を、ドーズ量を約４Ｘ１０１５ｃｍ−２に設定して、約３５ｋｅＶで、支持領域１４４に注入して、ソース領域１１２およびドレイン領域１１６を形成するとしてよい。アルミニウム、ガリウム、およびインジウム等、任意のその他の適切なｐ型ドーパントを利用するとしてもよい。ヒ素（Ａｓ）等のＮ型ドーパントを、ドーズ量を約４Ｘ１０１５ｃｍ−２に設定して、約３０ｋｅＶで、ゲート電極１５２に注入するとしてもよい。ゲート１５２に対する注入と、ソース１１２またはドレイン１１６に対する注入とは、同時に実行されるとしてよい。リン（Ｐ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等、任意のその他の適切なｎ型ドーパントを利用するとしてもよい。参照までに、ナノワイヤには特定の目的を意図したドーピングは行われず、ゲート電極１５２の導電型と、ソース１１２またはドレイン１１６に対して注入するドーパントとの組み合わせとによって、トランジスタがｐチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）になるか、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）になるかが決まる。] 図３Ｈ
[0066] 各ドーパント注入が完了した後、ソース１１２、ドレイン１１６、およびゲート１５２を活性化するためのアニーリング工程が、温度を約８７５度に設定して、１５分間にわたって実行され、ソース領域１１２、ドレイン領域１１６、およびゲート領域１５２内でドーパントを確実に均一に拡散させる。ＳＧＮＷＭＯＳＦＥＴ１０２の形成は、標準的な金属コンタクト形成工程および焼結工程を実行することで、完了するとしてよい。]
[0067] 図４Ａは、本発明の実施形態に係る、フィンパターニングの後、且つ、第２のＧｅ濃縮の前の時点の図３ＥのＳＧＮＷトランジスタを示す、ＡＡ´面に沿った断面図である。図４Ａは、ＢＯＸ層１０６上に配設されているＳｉＧｅフィン部１４２を示す。ＢＯＸ層１０６は、支持基板１０４上に配置されている。] 図３Ｅ 図４Ａ
[0068] 図４Ｂは、本発明の実施形態に係る、フィンパターニングの後、且つ、第２のＧｅ濃縮の後の時点の図３ＥのＳＧＮＷトランジスタを示す、ＡＡ´面に沿った断面図である。図４Ｂにおいて、ＳｉＧｅフィン部１４２が酸化されており、この結果、ＳｉＯ２層１５３によって周囲を取り囲まれたＳＧＮＷ１４８が形成されている。ＳｉＯ２層１５３によって周囲を取り囲まれたＳＧＮＷ１４８は、ＢＯＸ層１０６上に配設されており、ＢＯＸ層１０６は、支持基板１０４上に配置されている。] 図３Ｅ 図４Ｂ
[0069] 図５Ａおよび図５Ｂは、本発明の実施形態に係る、図３ＦのＳＧＮＷトランジスタ１０２を示す、ＡＡ´面およびＢＢ´面に沿った断面図である。図５Ａでは、ＳＧＮＷ１４８のＧｅ濃度が約７０％であり、ＳＧＮＷ１４８の直径（「ｄ」で表す）は約７ｎｍから約１３ｎｍの範囲内であってよいことを示している。図５Ｂでは、ＳｉＧｅのソース領域１１２またはドレイン領域１１６のＧｅ濃度が約３０％で、ＳｉＧｅのソース領域１１２またはドレイン領域１１６の幅（「ｗ」で示す）は約１μｍであることを示しているが、これに限定されない。ＳｉＧｅのソース領域１１２またはドレイン領域１１６の幅は、ＳＧＮＷ１４８の直径よりもはるかに大きいので、酸化は主にフィン部１４２で進行する。] 図３Ｆ 図５Ａ 図５Ｂ
[0070] 図６Ａおよび図６Ｂは、本発明の実施形態に係る、得られた構造がＭＯＳＦＥＴまたはＳＯＮＯＳメモリデバイスである図３ＧのＳＧＮＷトランジスタをＡＡ´面に沿って示す断面図である。図６Ａは、得られた構造がＭＯＳＦＥＴである場合の断面図である。ＭＯＳＦＥＴを形成する場合には、ＳＧＮＷチャネル１４８の周囲を取り囲むようにトンネル酸化物層１５４を形成し、続いてその周囲を取り囲むようにゲート領域１５２を形成する。トンネル酸化物層１５４は誘電層であり、当該誘電層１５４は、ＳｉＯ２、ＨｆＯ２、ＳｉＮｘ、ＭｇＯ、またはＳｃ２Ｏ３であってよいが、これに限定されない。ゲート領域またはゲート層１５２は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、通常はポリシリコンであってよいが、これらに限定されない。ゲート領域１５２の厚みは、約１ｋＡから約２ｋＡであってよく、誘電層１５４の厚みは約４５Ａである。] 図３Ｇ 図６Ａ 図６Ｂ
[0071] 図６Ｂは、得られた構造がＳＯＮＯＳメモリデバイスである場合の断面図である。ＳＯＮＯＳを形成する場合には、ＳＧＮＷ１４８の周囲を取り囲むようにトンネル酸化物層１５４を形成して、トンネル酸化物層１５４を被覆するように電荷トラップ構造１５８を形成する。さらに、電荷トラップ構造１５８を被覆するようにブロック酸化物層１６０を形成し、ブロック酸化物層１６０の周囲を取り囲むようにゲート領域１５２を形成する。ＳＯＮＯＳの場合、ＳＧＮＷチャネル１４８の周囲を取り囲むトンネル酸化物層１５４は、誘電層であり、電荷トラップ構造１５８の周囲を取り囲むブロック酸化物層１６０もまた、誘電層である。誘電層は、通常ＳｉＯ２であるがこれに限定されない。電荷トラップ構造１５８は、例えば、窒化シリコン（Ｓｉ３Ｎ４）、二酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電性材料から成る一群のうち任意の１以上の材料を含むとしてよいが、これに限定されない。トンネル酸化物層１５４の厚みは通常約４５Ａであり、電荷トラップ構造１５８の厚みは通常約４５Ａであり、ブロック酸化物層１６０の厚みは通常約８０Ａであるが、これに限定されない。ＳＧＮＷチャネル１４８は、不揮発性アプリケーションで利用されるとしてよい。] 図６Ｂ
[0072] 図７は、本発明の実施形態に係るＳＧＮＷトランジスタを形成する方法を示すフローチャートである。当該方法７００は、ＢＯＸ層１０６によって支持基板１０４から垂直方向にＳｉデバイス層１２８が分離されている開始ＳＯＩ基板１２６を用意するステップ７０２から開始される。続いて、ステップ７０４において、ＳＯＩ基板１２６のＳｉデバイス層１２８上にＳｉＧｅ層１３０を成長させる。ＳｉＧｅ層１３０上には、任意でＳｉキャップ層を成膜するとしてもよい。ステップ７０６では、第１のＧｅ濃縮工程が実行され、Ｓｉデバイス層１２８上にＳｉＧｅ層１３０が形成されている状態を、ＳｉＧｅ層１３４上にＳｉＯ２層１３２が形成されている状態に変えて、ＳＧＯＩ１３８を形成する。この後、周期的アニーリングを行う。続いてステップ７０８において、適切なエッチング液を用いてＳｉＯ２層１３２を剥離する。ステップ７１０において、ＳｉＧｅ層１３４上に、任意でパッド酸化膜層を成膜する。この後、パッド酸化膜層上にＳｉＮハードマスクを成膜する。そして、ＳｉＮハードマスク層上にフォトレジスト層をコーティングする。この後、標準的なフォトリソグラフィー技術を用いて、フォトレジスト層をパターニングして、２つの支持部の間にフィン部が配置されているフィン構造を形成する。フィン構造に合わせてパターニングされたフォトレジスト層をマスクとして利用して、ＳｉＮ層、パッド酸化膜層、およびＳｉＧｅ層１３４のうち当該マスクが被覆していない部分をエッチングで除去して、２つの支持部１４４の間にフィン部１４２が配置されているフィン構造１４０をＢＯＸ層１０６上に実現する。ステップ７１２において、フィン構造１４０にはさらに第２のＧｅ濃縮処理を施して、ＳＧＮＷ１４８の周囲を取り囲むように酸化物層１５３が形成されているナノワイヤ構造１４６を得る。この後、ナノワイヤ構造１４６には、アニーリング処理を施して、結晶欠陥を修復する。続いて、ＳｉＧｅ支持部１４４の周囲を取り囲む酸化物層１５０およびＳＧＮＷ１４８の周囲を取り囲む酸化物層１５３にエッチングを行う。ＳｉＧｅコア１４８の周囲を取り囲むＳｉＯ２層１５３を除去することで、ＳＧＮＷ１４８が露出して、ＳｉＧｅナノワイヤ構造が形成される。ステップ７１４では、ＳＧＮＷ１４８上にＳｉパッシベーション層を成長させた後、Ｓｉパッシベーション層上にゲート誘電層を成膜する。ステップ７１６において、導電層を成膜した後、ゲートのパターニングおよびエッチングを行って、ゲート電極１５２を形成する。ステップ７１８において、支持部１４４にドーピングを行い、ＳＧＮＷＭＯＳＦＥＴ１０２のソース領域１１２およびドレイン領域１１６を形成する。ソース領域１１２およびドレイン領域１１６を形成したドーパントとは異なるドーパントで、ゲート電極１５２にもドーピングを行うとしてよい。この後、アニーリング処理を行って、ソース領域１１２、ゲート領域１５２、およびドレイン領域１１６においてドーパントを確実に均一に拡散させる。ステップ７２０において、ＳＧＮＷ ＭＯＳＦＥＴ１０２を形成する方法は、標準的な金属形成前誘電体成膜処理、金属コンタクト形成処理、および焼結処理を行って完了するとしてよい。] 図７
[0073] ＜結果＞
図８Ａは、本発明の実施形態に係る、第２のＧｅ濃縮処理が行われた後に撮られたＳＧＮＷ構造を示すＳＥＭ画像である。図８Ａでは、ＳＧＮＷチャネル１４８がソース拡張パッド１１２とドレイン拡張パッド１１６との間に配置されている様子が示されている。ＳＧＮＷチャネル領域１４８のＧｅ濃度は約７０％で、ソース拡張パッド１１２またはドレイン拡張パッド１１６のＧｅ濃度は約３０％であるので、ヘテロ接合１２２が形成される。図８Ａにおいて、ゲート端縁は、より幅が広いナノワイヤの曲線状延長部分に位置している（リソグラフィーのために角が丸くなっている）。幅が広いので、曲線状延長部分は、ナノワイヤチャネル１４８に比べて、Ｇｅ濃度がはるかに低い。ヘテロ接合１２２は、ゲート領域１５２の下方に形成されるので、ヘテロ接合ＭＯＳＦＥＴの形成要件が満たされる。パターン依存性Ｇｅ濃縮を行うので、ヘテロ接合１２２は急峻な接合にはならない。形成されるヘテロ接合が急峻ではないので、キャリア注入速度が高くなり、ソースへテロ接合１２２におけるエネルギーキャリアの急増を抑制することができる。パターン依存性Ｇｅ濃縮の場合、パターンの急峻さ（曲線状延長部分の曲率半径）に基づいて、ヘテロ接合１２２の急峻さを調整することができ、設計内容に応じてヘテロ接合の急峻さを最適化することができる。] 図８Ａ
[0074] 図８Ｂは、本発明の実施形態に係る、ゲートパターン転写が行われた後に撮られたＳＧＮＷ構造のＳＥＭ画像である。図８Ｂは、ソース領域１１２とドレイン領域１１６との間にＳＧＮＷ１４８が配置されている様子を示している。ゲート領域１５２は、ＳＧＮＷ１４８と重なっている。ゲートパターンを良好に位置合わせすることで、ゲートエッチング後にナノワイヤが破損する事態を避けることができる。] 図８Ｂ
[0075] 図８Ｃは、本発明の実施形態に係るＳＧＮＷの断面を示すＨＲＴＥＭ画像である。ＳＧＮＷチャネル１４８は、略円形で、直径が約７ｎｍから約１３ｎｍの範囲内にある。ＳＧＮＷ１４８は、Ｇｅ濃度が約７０％である。ＳＧＮＷ１４８は、上面および側面がＨｆＯ２誘電層１５４によって被覆されており、底面で埋め込みＳｉＯ２１０６によって支持されており、オメガゲートチャネルが形成されている。高速フーリエ変換をベースとするＨＲＴＥＭ歪み分析方法を用いると、ＳＧＮＷ１４８には圧縮歪みがかかっていることが分かる（約−０．６％）。] 図８Ｃ
[0076] 図９Ａは、本発明の実施形態に係る、ナノワイヤ露出後のＳＧＮＷ構造を示すＳＥＭ画像である。Ｇｅ濃縮時において、ＳＧＮＷ１４８にかかる圧縮応力が高くなった。Ｇｅ濃度が約８５％である露出した状態のＳＧＮＷ１４８は、同じ寸法のＳｉナノワイヤよりももろいことが分かっており、酸化物除去を行うと屈曲または破損してしまう可能性がある。酸化物除去を行う前に周期的アニーリングを行うと、ナノワイヤにおける応力の緩和または再分配に起因する破損を回避できる場合がある。図９Ａにおいて、屈曲してしまったナノワイヤ、または、ナノワイヤ１４８の屈曲を見ることができる。Ｇｅ濃度が高いナノワイヤはもろい可能性がある。図中の挿入図は、複数の破損したナノワイヤ１４８を示している。] 図９Ａ
[0077] 図９Ｂは、本発明の実施形態に係る、約４５度回転させて撮られたナノワイヤ露出後のＳＧＮＷ構造を示すＳＥＭ画像である。応力緩和温度サイクルを実行した後では、露出させられたナノワイヤは略真っ直ぐのままである。酸化物剥離後に、略真っ直ぐなＳＧＮＷ１４８が、ソースパッド１１２またはドレインパッド１１６をつないでいる様子が示されている。図中の挿入図は、Ｇｅ濃度が約８５％で直径が約２０ｎｍであるＳＧＮＷ１４８の断面を示すＴＥＭである。] 図９Ｂ
[0078] 図１０Ａは、本発明の実施形態に係る、ＨｆＯ２／ＴａＮゲートを備えるＳＧＮＷ ＧＡＡＦＥＴのＴＥＭ画像である。ＨｆＯ２１５４およびＴａＮ１５２から成るゲートは、ＳＧＮＷチャネル１４８を略全周にわたって取り囲んでいる。ＨｆＯ２１５４は、物理気相成長（ＰＶＤ）法は非コンフォーマルであるために、側壁よりも上部において厚くなっている。ナノワイヤ１４８の下方に白っぽく見えるアモルファス層は、露出プロセスに置いて完全には除去されなかったＳｉＯ２１５３である。] 図１０Ａ
[0079] 図１０Ｂは、本発明の実施形態に係る、略円形のＳＧＮＷの拡大図である。周縁上の明るい層は、Ｓｉパッシベーション層を形成した様子である。同様に、ナノワイヤ１４８の下方に白っぽく見えるアモルファス層は、露出プロセスに置いて完全には除去されなかったＳｉＯ２層１５３である。ＨＲＴＥＭをベースとする方法を用いて、ナノワイヤ内の歪みを推定した。基板からのＳｉ（１１１）格子面間隔を基準として用いると、ＳＧＮＷ１４８にかかっている横方向の圧縮歪みは約−０．６％であることが分かった。] 図１０Ｂ
[0080] 図１０Ｃは、本発明の実施形態に係るＳＧＮＷ１４８内の格子構造を示す逆格子空間回折図である。ナノワイヤ１４８内の歪みは約−０．６％の圧縮と算出されている。回折図に明確ではっきりとした点があることは、ＳＧＮＷ１４８内に欠陥がなく結晶化度が良好であることを示している。] 図１０Ｃ
[0081] 図１１および図１２に、製造されたヘテロ接合ＳＧＮＷ ＰＭＯＳＦＥＴ（ｐチャネル金属酸化膜半導体電界効果トランジスタ）の電気特性が示されている。図１１は、本発明の実施形態に係る、ゲート長（Ｌｇ）が約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスのＩＤ−ＶＤ特性を正規化して示すグラフである。ＳＧＮＷ ＰＭＯＳＦＥＴの正規化ＩＤ−ＶＤ特性は、曲線１７０で示し、Ｓｉ０．７Ｇｅ０．３ホモ平面デバイスの正規化ＩＤ−ＶＤ特性は、曲線１７２で示す。ＳＧＮＷ１４８のドレイン電流は、周囲長で正規化されているとしてよく（表面が反転しているＧＡＡチャネルを想定）、平面デバイスのドレイン電流は、チャネル幅で正規化されているとしてよい。ＳＧＮＷ１４８の駆動電流は、平面デバイスに比べて、約４．５倍も大きいとしてよい。ＳＧＮＷ１４８の駆動電流が大きいということは、横方向のヘテロ接合構造を持つ、Ｇｅ濃度が高い、歪みナノワイヤＭＯＳＦＥＴ１０２において、実効移動度が高いことを意味している。] 図１１ 図１２
[0082] 図１２は、本発明の実施形態に係る、Ｌｇが約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスの相互コンダクタンス（ｇＭ）−ゲート電圧（ＶＧ）特性を示すグラフである。ＳＧＮＷ ＰＭＯＳＦＥＴの相互コンダクタンス（ｇＭ）−ゲート電圧（ＶＧ）特性は、曲線１７４で表し、Ｓｉ０．７Ｇｅ０．３ホモ平面デバイスの相互コンダクタンス（ｇＭ）−ゲート電圧（ＶＧ）特性は、曲線１７６で表す。駆動電流と同様の傾向が、ｇｍ値についても見られた。飽和領域および線形領域のピークｇｍ値は、ＳＧＮＷデバイスにおいて平面デバイスよりも約４．５倍大きい。飽和時のｇｍはピーク後に減少するが、この減少はそれほど急激なものではない。これは、ゲートオーバードライブ電圧が低い場合の寄生直列抵抗に比べて、オン状態のチャネル抵抗が支配的であることを示唆している。] 図１２
[0083] 正規化された電流およびｇｍが高くなる主な理由としては、以下の要因が考えられる。第一に、ＳＧＮＷ１４８がヘテロ接合構造という新たな特徴を持つために、ソース−チャネル価電子帯オフセットΔＥＶに起因して運動エネルギーが過剰になるために正孔速度が高くなる。第二に、ＳＧＮＷチャネル１４８のＧｅ濃度は７０％であり、Ｇｅ含有率がこれより低い平面チャネルに比べて正孔移動度が高くなる。第三に、ＳＧＮＷチャネル１４８内の横方向の圧縮歪み（約−０．６％）によってさらに、正孔移動度が高くなる。第四に、ナノワイヤ１４８には、ＰＶＤによる誘電体の成膜は非コンフォーマルであるために、側壁の酸化物換算膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）が小さくなっているという利点がある。しかし、ＳｉＯ２埋め込み酸化物層１０６のために、下側ではＥＯＴがより厚くなっている。最後に、ＳＧＮＷトランジスタ１０２は、漏斗形状の拡張領域を持つために、アクセス抵抗が低くなっている。]
[0084] ヘテロ接合１２２構造を持つＳＧＮＷ１４８の場合、ソース領域１１２からチャネル領域１４８における価電子帯オフセットのために、正孔注入が大きくなるものと予測される。この点を評価するべく、ＳＧＮＷ１４８および平面デバイスを異なる温度で特徴付けて、後方散乱係数を温度依存性分析モデルを用いて抽出する。]
[0085] 図１３は、本発明の実施形態に係る、Ｌｇが約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴおよびＳｉ０．７Ｇｅ０．３ホモ平面デバイスの駆動電流（ＩＤｓａｔ）−温度特性を示すグラフである。ＳＧＮＷ ＰＭＯＳＦＥＴの駆動電流（ＩＤｓａｔ）−温度特性は、曲線１７８で表し、Ｓｉ０．７Ｇｅ０．３ホモ平面デバイスの駆動電流（ＩＤｓａｔ）−温度特性は、曲線１８０で表す。ＳＧＮＷ１４８の値αは、ＩＤｓａｔの温度勾配から求められる。図１３に示すように、ＳＧＮＷ１４８のαは、平面デバイスに比べて、約３２％小さい。ＶＧ−ＶＴ，ｓａｔ＝−２Ｖの場合、ヘテロナノワイヤデバイスおよび平面デバイスについて算出された後方散乱係数「ｒｓａｔ」の値はそれぞれ、０．３７７および０．４４６である。平面デバイスに比べて１９％低減されているので、へテロ接合ＳＧＮＷデバイスでは、バリスティック効率が高くなっていることが確認される。] 図１３
[0086] 図１４は、本発明の実施形態に係る、Ｌｇが約３５０ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２およびＳｉ０．７Ｇｅ０．３ホモ平面デバイスのスレッショルド電圧（ＶＴ）−温度特性を示すグラフである。ＳＧＮＷ ＰＭＯＳＦＥＴ１０２のスレッショルド電圧（ＶＴ）−温度特性は、曲線１７９で表されており、Ｓｉ０．７Ｇｅ０．３ホモ平面デバイスのスレッショルド電圧（ＶＴ）−温度特性は、曲線１８１に表されている。図１４から分かるように、これら２つのデバイス間のＶＴ−温度特性のオフセットは一定である。このため、Ｇｅ含有率を変えることによってバンドギャップが変更されるものと考えられる。] 図１４
[0087] 図１５は、本発明の実施形態に係る、Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＧ特性を示すグラフである。ＶＤ＝−１Ｖの場合のＳＧＮＷ ＰＭＯＳＦＥＴのＩＤ−ＶＧ特性は、曲線１８２によって表されており、ＶＤ＝−０．１Ｖの場合のＳＧＮＷ ＰＭＯＳＦＥＴのＩＤ−ＶＧ特性は、曲線１８４によって表されている。ＳＧＮＷ ＰＭＯＳＦＥＴ１０２は、ＨｆＯ２／ＴａＮゲートを備えており、Ｇｅ濃度は約７０％で、半径は約６ｎｍである。ＩＤはワイヤ直径で正規化され、ＶＴは約０．２Ｖである。サブスレッショルドスイング（当該グラフの傾きから求められる）は、約２００ｍＶ／ｄｅｃとなる。これは、Ｓｉパッシベーション後の熱プロセスにおいてゲート誘電界面にＧｅが拡散したことに起因する界面状態のためと考えられる。] 図１５
[0088] 図１６は、本発明の実施形態に係る、Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＤ特性を示すグラフである。Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＤ特性は、曲線１８５で示す。ＳＧＮＷ ＰＭＯＳＦＥＴ１０２は、ＨｆＯ２／ＴａＮゲートを備えており、Ｇｅ濃度は約７０％で、半径は約６ｎｍである。ＶＧ−ＶＴ＝−１．２Ｖである場合、ＩＤは約９７０μＡ／μｍと良好な値を示した。これは、同様のゲート長のｐチャネルデバイスとしては、並外れて高い値である。] 図１６
[0089] 図１７は、本発明の実施形態に係る、Ｌｇが５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のｇＭ−ＶＧ特性を示すグラフである。ＶＤ＝−１Ｖの場合のＳＧＮＷ ＰＭＯＳＦＥＴのｇＭ−ＶＧ特性は、曲線１８６で表されており、ＶＤ＝−０．１Ｖの場合のＳＧＮＷ ＰＭＯＳＦＥＴのｇＭ−ＶＧ特性は、曲線１８８で表されている。ＳＧＮＷ ＰＭＯＳＦＥＴ１０２は、ＨｆＯ２／ＴａＮゲートを備えており、Ｇｅ濃度は約７０％で、半径は約６ｎｍであり、ＶＴは約０．２である。飽和時のｇｍのピークは、ゲートオーバードライブが大きい場合に見られる。これは、ＧＡＡ構造のためにＳＧＮＷチャネル１４８では電界が低くなっていることを示唆している。] 図１７
[0090] 図１８は、本発明の実施形態に係る、ＶＤを小さくして反転を強くした場合のＳＧＮＷ ＰＭＯＳＦＥＴ１０２の抵抗−ＶＧ特性を示すグラフである。ＶＤを小さくして反転を強くした場合のＳＧＮＷ ＰＭＯＳＦＥＴ１０２の抵抗−ＶＧ特性は、曲線１９０で表される。ソースまたはドレインの直列抵抗は約３５ｋΩまたは４２０Ω−μｍであり、比較的低い値となっている。] 図１８
[0091] ゲート長（Ｌｇ）を約３５０ｎｍ、４００ｎｍ、および５００ｎｍと変化させた場合のＳＧＮＷ ＰＭＯＳＦＥＴ１０２の劣化を調べるべく、温度がデバイスパラメータに与える影響について考察する。図１９は、本発明の実施形態に係る、それぞれゲート長が３５０ｎｍ、４００ｎｍ、および５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＶＴ−温度特性を示すグラフである。温度が高くなるにつれて、スレッショルド電圧が正の方向にシフトしている。] 図１９
[0092] 図２０は、本発明の実施形態に係る、それぞれゲート長が３５０ｎｍ、４００ｎｍ、および５００ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２の線形ｇＭピーク−温度特性を示すグラフである。それぞれゲート長が３５０ｎｍ、４００ｎｍ、および５００ｎｍであるＳＧＮＷの線形ｇＭピーク−温度特性は、曲線１９２、１９４、および１９６で表される。３４０ｋ未満の温度では、温度が高くなるにつれてｇｍが低くなっている。温度が３４０ｋを超えると、温度が変動してもｇｍには大きな影響がない。これは、温度が３４０ｋを超えると移動度の劣化が飽和したことを示唆している。] 図２０
[0093] 図２１は、本発明の実施形態に係る、それぞれ半径が６ｎｍおよび８ｎｍであるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＯＮ−ＩＯＦＦ特性を示すグラフである。それぞれ半径が６ｎｍおよび８ｎｍであるＳＧＮＷ ＭＯＳＦＥＴ１０２のＩＯＮ−ＩＯＦＦ特性は、曲線２０４および２０６によって示されている。名目半径が小さいＳＧＮＷ１４８の方が、性能が高い。ＮＷデバイスが小型になるほど（または、ＳＧＮＷの名目半径が小さくなるほど）、Ｇｅ含有率が高くなる傾向がある。この結果、Ｇｅは本質的にＳｉよりも移動度が高いので、移動度が高くなると共に、ＳｉＧｅの移動度を劣化させ得る合金散乱効果が大幅に抑制される。この結果、ＩＯＮ−ＩＯＦＦ特性が大きく改善したものと考えられる。] 図２１
[0094] 図２２は、本発明の実施形態に係る、チャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＧ特性を示すグラフである。ＶＤ＝−１Ｖの場合のチャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＧ特性は、曲線２０８で表されており、ＶＤ＝−０．１Ｖの場合のチャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＧ特性は、曲線２１０で表されている。ＳＧＮＷ ＰＭＯＳＦＥＴは、ＨｆＯ２／ＴａＮゲートを備えており、Ｇｅ濃度は約７０％で、半径は約６ｎｍである。ゲート長Ｌｇは約３００ｎｍである。曲線−はＶＤ値が−１Ｖの場合を表し、曲線−はＶＤ値が−０．１Ｖの場合である。] 図２２
[0095] 図２３は、本発明の実施形態に係る、チャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＤ特性を示すグラフである。チャネル方向が＜１００＞であるＳＧＮＷ ＰＭＯＳＦＥＴ１０２のＩＤ−ＶＤ特性は、曲線２１２で表されている。ＳＧＮＷ ＰＭＯＳＦＥＴ１０２は、ＨｆＯ２／ＴａＮゲートを備えており、Ｇｅ濃度は約７０％で、半径は約６ｎｍである。ゲート長Ｌｇは約３００ｎｍである。同図は、挙動が良好なトランジスタ特性を示している。] 図２３
[0096] 図２４は、本発明の実施形態に係る、パッシベーションが施されていないＳＧＮＷＮＭＯＳＦＥＴ（ｎチャネル金属酸化膜半導体電界効果トランジスタ）のＩＤ−ＶＧ特性を示すグラフである。ＶＤ＝１Ｖの場合のパッシベーションが施されていないＳＧＮＷ ＮＭＯＳＦＥＴのＩＤ−ＶＧ特性は、曲線２１４によって表されており、ＶＤ＝０．１Ｖの場合のパッシベーションが施されていないＳＧＮＷ ＮＭＯＳＦＥＴのＩＤ−ＶＧ特性は、曲線２１６によって表されている。Ｓｉパッシベーションが設けられない場合、ＳＧＮＷ１４８のＧｅ含有率が低いにも関わらず、ゲート漏れが大きくなる。] 図２４
[0097] 図２５は、本発明の実施形態に係る、パッシベーションが施されていないＳＧＮＷＮＭＯＳＦＥＴのＩＤ−ＶＤ特性を示すグラフである。パッシベーションが施されていないＳＧＮＷ ＮＭＯＳＦＥＴのＩＤ−ＶＤ特性は、曲線２１８で表されている。] 図２５
[0098] 図２６は、本発明の実施形態に係るＳＧＮＷ構造を含むＣＭＯＳインバータのＶＯＵＴ−ＶＩＮ特性を示すグラフである。ＶＤＤを変化させた場合のＳＧＮＷ構造を含むＣＭＯＳインバータのＶＯＵＴ−ＶＩＮ特性は、曲線２２０で表されている。図２６には、Ｇｅ含有率が３０％であるＳＧＮＷＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを用いているインバータの特性が示されている。ＴａＮの仕事関数に起因してＮＭＯＳＦＥＴのＶＴが高いために、遷移は明確だが非対称的である。反転は、ＶＤＤが最低約０．２Ｖになるまで実現可能であり、これらのデバイスが低電圧動作に適していることが分かる。] 図２６
[0099] 具体的な実施形態を参照しつつ本発明の実施形態を詳しく図示および説明したが、当業者におかれては、本願特許請求の範囲に定義されている本発明の精神および範囲から逸脱することなく、本明細書に記載した事項の形態および詳細な内容をさまざまな点で変更し得るものと理解されたい。本発明の範囲は本願特許請求の範囲に示されており、特許請求の範囲と同様の意味を持ち、同様の範囲に含まれる変更はすべて本発明の範囲に含まれるものとする。]

权利要求:

請求項1
支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造であって、前記支持基板上に配設されている少なくとも１つのゲルマニウム含有支持部と、前記支持基板の上方に設けられており、前記少なくとも１つのゲルマニウム含有支持部に隣接して配設されている少なくとも１つのゲルマニウム含有ナノワイヤとを備え、前記少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が前記少なくとも１つのゲルマニウム含有支持部よりも高く、前記少なくとも１つのゲルマニウム含有ナノワイヤと前記少なくとも１つのゲルマニウム含有支持部との間の界面には、ヘテロ接合が形成されているナノワイヤ構造。
請求項2
前記少なくとも１つのゲルマニウム含有支持部の幅と、前記少なくとも１つのゲルマニウム含有ナノワイヤの直径との比は、２より大きい請求項１に記載のシリコン−ゲルマニウムナノワイヤ構造。
請求項3
前記支持基板と前記少なくとも１つのゲルマニウム含有支持部との間に配設されている絶縁層をさらに備える請求項１に記載のシリコン−ゲルマニウムナノワイヤ構造。
請求項4
請求項１から請求項３のうちいずれか一項に記載されている支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を備えるトランジスタであって、前記少なくとも１つのゲルマニウム含有ナノワイヤの周囲に設けられているトンネル層と、前記トンネル層を被覆するように配置されているゲート領域とをさらに備えるトランジスタ。
請求項5
前記トンネル層の周囲を取り囲んでいる電荷トラップ構造をさらに備える請求項４に記載のトランジスタ。
請求項6
前記電荷トラップ構造と前記ゲート領域との間に設けられているブロック層をさらに備える請求項５に記載のトランジスタ。
請求項7
前記トンネル層は、誘電材料を含む請求項４に記載のトランジスタ。
請求項8
前記ブロック層は、誘電材料を含む請求項６に記載のトランジスタ。
請求項9
前記誘電層は、酸化シリコン、窒化シリコン、酸化マグネシウム、酸化スカンジウム、二酸化ハフニウムという複数の誘電材料を含む群のうち任意の１以上を含む請求項７または請求項８に記載のトランジスタ。
請求項10
前記電荷トラップ構造は、窒化シリコン、二酸化ハフニウム、および酸化アルミニウムという複数の高誘電材料を含む群のうち任意の１以上を含む請求項５に記載のトランジスタ。
請求項11
前記少なくとも１つのゲルマニウム含有支持部は、ｐ型ドーパントまたはｎ型ドーパントでドーピングされている請求項４に記載のトランジスタ。
請求項12
前記ｐ型ドーパントは、ホウ素、アルミニウム、ガリウム、およびインジウムから成る群から選択される１以上の元素である請求項１１に記載のトランジスタ。
請求項13
前記ｎ型ドーパントは、リンおよびヒ素から成る群から選択される１以上の元素である請求項１１に記載のトランジスタ。
請求項14
前記ゲート領域は、ドーピングされているとしてもよいし、ドーピングされていないとしてもよい請求項１１に記載のトランジスタ。
請求項15
前記ゲート領域は、前記少なくとも１つのゲルマニウム含有支持部のドーパントの導電型とは逆の導電型のドーパントでドーピングされている請求項１４に記載のトランジスタ。
請求項16
支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法であって、前記支持基板上に少なくとも１つのゲルマニウム含有支持部を形成する段階と、前記支持基板の上方に、前記少なくとも１つのゲルマニウム含有支持部に隣接させて、少なくとも１つのゲルマニウム含有ナノワイヤを形成する段階と、前記少なくとも１つのゲルマニウム含有ナノワイヤと前記少なくとも１つのゲルマニウム含有支持部との間の界面にヘテロ接合を形成する段階とを備え、前記少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が前記少なくとも１つのゲルマニウム含有支持部よりも高い方法。
請求項17
前記少なくとも１つのゲルマニウム含有支持部の幅と、前記少なくとも１つのゲルマニウム含有ナノワイヤの直径との比は、２より大きい請求項１６に記載の方法。
請求項18
前記支持基板と前記少なくとも１つのゲルマニウム含有支持部との間に絶縁層を形成する段階をさらに備える請求項１６に記載の方法。
請求項19
前記支持基板上に少なくとも１つのゲルマニウム含有支持部を形成する段階は、前記支持基板上に半導体デバイス層を成膜する段階と、前記半導体デバイス層上に開始ゲルマニウム含有層を成膜する段階と、前記開始ゲルマニウム含有層および前記半導体デバイス層を酸化して、第１の酸化物層およびゲルマニウム含有層を形成し、前記支持基板上に前記少なくとも１つのゲルマニウム含有支持部を形成する段階とを有する請求項１６に記載の方法。
請求項20
前記支持基板上に少なくとも１つのゲルマニウム含有支持部を形成する段階はさらに、エッチング処理によって前記第１の酸化物層を除去する段階を有する請求項１９に記載の方法。
請求項21
前記支持基板上に少なくとも１つのゲルマニウム含有支持部を形成する段階はさらに、前記開始ゲルマニウム含有層上にキャップ層を成膜する段階を有する請求項１９に記載の方法。
請求項22
前記開始ゲルマニウム含有層および前記半導体デバイス層は、ゲルマニウム濃縮処理によって酸化される請求項１９に記載の方法。
請求項23
前記支持基板の上方に、前記少なくとも１つのゲルマニウム含有支持部に隣接させて、少なくとも１つのゲルマニウム含有ナノワイヤを形成する段階は、前記支持基板上に半導体デバイス層を成膜する段階と、前記半導体デバイス層上に開始ゲルマニウム含有層を成膜する段階と、前記開始ゲルマニウム含有層および前記半導体デバイス層を酸化して、第１の酸化物層およびゲルマニウム含有層を形成する段階と、前記支持基板上に配設されている前記少なくとも１つのゲルマニウム含有支持部と、前記支持基板の上方に設けられており、前記少なくとも１つのゲルマニウム含有支持部に隣接して配設されている前記少なくとも１つのゲルマニウム含有ナノワイヤとを含むフィン構造を形成するように、前記ゲルマニウム含有層をパターニングする段階と、さらに少なくとも前記フィン部を酸化して、第２の酸化物層に周囲を取り囲まれた前記少なくとも１つのゲルマニウム含有ナノワイヤを形成する段階とを有する請求項１６に記載の方法。
請求項24
前記支持基板の上方に、前記少なくとも１つのゲルマニウム含有支持部に隣接させて、少なくとも１つのゲルマニウム含有ナノワイヤを形成する段階はさらに、エッチング処理によって前記第１の酸化物層および前記第２の酸化物層を除去する段階を有する請求項２３に記載の方法。
請求項25
前記支持基板の上方に、前記少なくとも１つのゲルマニウム含有支持部に隣接させて、少なくとも１つのゲルマニウム含有ナノワイヤを形成する段階はさらに、前記開始ゲルマニウム含有層上にキャップ層を成膜する段階を有する請求項２３に記載の方法。
請求項26
少なくとも前記フィン部は、ゲルマニウム濃縮処理によって酸化される請求項２３に記載の方法。
請求項27
前記半導体デバイス層は、シリコン層を含む請求項１９または請求項２３に記載の方法。
請求項28
前記開始ゲルマニウム含有層は、シリコンゲルマニウム層を含む請求項１９または請求項２３に記載の方法。
請求項29
前記ゲルマニウム含有層は、シリコンゲルマニウム層を含む請求項１９または請求項２３に記載の方法。
請求項30
前記第１の酸化物層は、酸化シリコン層を含む請求項１９または請求項２３に記載の方法。
請求項31
前記第２の酸化物層は、酸化シリコン層を含む請求項２３に記載の方法。
請求項32
請求項１６から請求項３１のうちいずれか一項に記載の支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法を備えるトランジスタを形成する方法であって、前記少なくとも１つのゲルマニウム含有ナノワイヤの周囲にトンネル層を形成する段階と、前記トンネル層を被覆するゲート領域を形成する段階とをさらに備える方法。
請求項33
前記トンネル層の周囲を取り囲む電荷トラップ構造を形成する段階をさらに備える請求項３３に記載の方法。
請求項34
前記電荷トラップ構造と前記ゲート領域との間にブロック層を形成する段階をさらに備える請求項３３に記載の方法。
請求項35
前記トンネル層は、誘電材料を含む請求項３２に記載の方法。
請求項36
前記ブロック層は、誘電材料を含む請求項３４に記載の方法。
請求項37
前記誘電層は、酸化シリコン、窒化シリコン、酸化マグネシウム、酸化スカンジウム、二酸化ハフニウムという複数の誘電材料を含む群のうち任意の１以上を含む請求項３５または請求項３６に記載の方法。
請求項38
前記電荷トラップ構造は、窒化シリコン、二酸化ハフニウム、および酸化アルミニウムという複数の高誘電材料を含む群のうち任意の１以上を含む請求項３３に記載の方法。
請求項39
前記少なくとも１つのゲルマニウム含有支持部を、ｐ型ドーパントまたはｎ型ドーパントでドーピングする段階をさらに備える請求項１６に記載の方法。
請求項40
前記ｐ型ドーパントは、ホウ素、アルミニウム、ガリウム、およびインジウムから成る群から選択される１以上の元素である請求項３９に記載の方法。
請求項41
前記ｎ型ドーパントは、リンおよびヒ素から成る群から選択される１以上の元素である請求項３９に記載の方法。
請求項42
前記ゲート領域を、前記少なくとも１つのゲルマニウム含有支持部のドーパントの導電型とは逆の導電型のドーパントでドーピングする段階をさらに備える請求項３９に記載の方法。